9 月20日至21日，2026全球AI芯片峰会(GACS2026)在上海举行。本届大会由智东西、芯东西发起举办，超过60位产业嘉宾在此次大会上分享技术进展与产业判断，来自上百家AI芯片生态企业的专业观众到场交流。
奎芯科技联合创始人兼副总裁王晓阳受邀在开幕式发表演讲《AI芯片定制化浪潮下：内存架构创新与接口底座的机会》。同期，奎芯科技在大会展区设立展台，展示旗下接口IP及Chiplet解决方案最新进展。
王晓阳：AI芯片正走向定制内存+标准互联
内存已成为AI系统的性能瓶颈和成本中心。王晓阳指出，AI芯片正走向专用化与异构化：模型骨架趋于收敛而负载持续分化，衡量标准也从峰值算力转向$/token、W/token乃至mm DRAM/token。与此同时，系统瓶颈从算力转到了数据供给——算力每代增长约3倍，HBM带宽增长不到2倍；为“装下”大模型权重而增加的加速卡中，越来越多的硬件投入实际上是为了获得更多内存容量，而非单纯增加计算能力。
在这一趋势下，内存不仅成为性能瓶颈，也逐渐成为AI系统的重要成本项：据机构估算，NVIDIA、AMD、Google及Amazon四大厂商相关AI芯片的HBM年支出规模，从2024年的约120亿美元升至2025年的约320亿美元。
定制正在发生在Base Die上，而接口在向标准收敛。以三星cHBM、SK hynix与台积电（TSM）的合作，以及NVIDIA推出的NVHBM为例，王晓阳指出，采用先进逻辑工艺制作的Base Die，将成为实现内存定制化的重要载体：内存颗粒仍可保持标准化，差异化功能则更多根据具体负载需求集成在Base Die上，使HBM从标准存储器件逐步演变为“标准DRAM+定制逻辑”的小系统。在这一过程中，对外互联接口则有望进一步向标准D2D接口收敛。
由此，内存从单一器件，逐步扩展为由存储厂、代工厂、AI芯片厂与先进封装（886009）共同参与定义系统级协同。与此相伴，UCIe、CXL、UALink以及NVLink fusion（BMEA）等互联技术，也正在不同层级推动计算、内存与系统互联的标准化和模块化。定制越深入，越需要接口统一，否则当内存介质或供应商发生变化时，计算Die就可能需要重新适配，甚至调整设计。
王晓阳：产业需要一个不绑定生态的中立、开放第三方接口底座。
存储厂商更关注自身存储产品体系，系统厂商通常围绕自身生态定义接口与规格，而ASIC定制厂商的核心业务则是整颗xPU的系统设计。不同参与者的能力边界与业务目标并不相同。因此，定制内存要真正走向规模化，还需要一个能够连接内存与应用、同时保持中立、开放的第三方角色。
奎芯科技的三大能力与产品进展
围绕"定制内存+标准互联"的架构方向，王晓阳阐述了奎芯科技作为中立开放平台的三项能力：全栈内存接口IP布局(UCIe/D2D、HBM、LPDDR)、NAND/ONFI接口商业化积累(ONFI5.0/5.1/5.2/6.0多节点硅验证，超过25个海内外商业化项目落地)，以及计算芯片设计经验(SoC架构、数据通路、NoC、内存子系统与算子卸载)，且不绑定任何一方生态。
接口底座：M2UCIe接口IP已硅验证。奎芯标准封装32Gbps UCIe IP已于2025年7月完成硅验证，可支持基于基板的25mm长距离Die-to-Die互连，无需依赖硅中介层；每个模块TX/RX带宽分别可达512Gbps。此外，48Gbps SP/AP版本也正在开发中。该IP支持在数据通路、读写带宽配比与PPA上根据客户需求做深度定制。
从 IP到Die：ML100HBM IO Die。基于国产12nm工艺，奎芯旗下Chiplet产品ML100将HBM接口功能集成于独立IO Die，使HBM与xPU解耦，xPU侧只保留UCIe接口。此方案可以让客户获得四项收益：SoC与HBM解耦弱化热效应；减小SoC占用面积，布局更灵活；SoC的封装与工艺路线可获得更大的独立设计空间；不同产品规格实现灵活转换。目前，ML100IO Die已流片并交付客户，同一套接法正在复制到LPDDR IO Die。
在 HBM Base Die定制之外，针对更长期的产业发展方向，奎芯科技还在探索面向大稀疏MoE专家权重的定制化HBFC Base Die。
全栈接口IP和Chiplet方案展示
大会期间，奎芯科技在展区设立展台，展示M2UCIe接口IP、ML100HBM IO Die及面向定制内存的接口底座方案，与芯片设计企业、存储厂商及系统厂商的与会代表进行了交流。
从接口IP，到已交付客户的ML100IO Die，再到定制Base Die探索，奎芯科技的发展路径逐级递进——每一级产品都建立在标准接口技术能力与芯片设计经验之上。随着内存从标准器件向定制化、小系统化演进，连接不同计算与存储模块的接口底座，也正在成为AI芯片架构创新的重要基础设施。
