四十多年前，伯克利的一项研究计划提出了一个朴素而大胆的理念：指令更精简，硬件更高效。从RISC-I到RISC-V，这一理念从实验室走向商用量产，如今又走进超大规模AI数据中心，站上了CPU竞争的最前沿。
广东省半导体（881121）及集成电路产业发展咨询委员会专家、深圳市“十五五”规划委员会专家容志诚博士恰恰见证了RISC的发展历程。他早年在加州大学伯克利分校师从David Patterson教授，参与了RISC-I、RISC-II的架构定义与研发；此后在Sun Microsystems担任UltraSPARC首席架构师，将RISC理念带入64位商用处理器的规模量产。
在第六届RISC-V中国峰会的主论坛上，容志诚从RISC四十余年的演进讲起，探讨超大规模AI数据中心CPU竞赛的制胜关键，并分享他对RISC未来十年的发展预测。
容志诚回顾过去四十多年：从上世纪80年代RISC概念的诞生，到如今RISC-V产业百花齐放，这是一条从学术科研项目走向大规模商业产品的跃迁之路。他结合自身职业生涯分享，自己曾主导研发了5款CPU和2款GPU，亲眼见证了芯片行业的巨大变迁。
“过去做芯片，只需要把单核跑分做好；而现在截然不同，从单核到超节点，可能需要管理一两百万个核心，如何实现核心间的高效互联，已经远比单纯提升单核性能更为重要。”容志诚表示。
容志诚回忆道，1981年，作为伯克利该项目的初代学生，他所在的仅由十几个学生组成的开发团队开发出了RISC原型芯片，性能就超越了当时的商业芯片。此后，他加入Sun Microsystems，主导推出了业界首款商用64位服务器CPU，并于1994年实现量产。
从2011年伯克利诞生第一颗RISC-V芯片Raven1，到2026年，全球有几十个不同的CPU设计IP。容志诚认为，要让一颗芯片在不同领域都表现优异是很难的事情，未来需要有一个底层平台，RISC-V从2020年开始，中国和美国两个国家都有超过20家不同的公司开发下一代这样的产品，远远超过x86、Arm赛道。
经历了从单核到多核、从封闭走向开放的行业变迁，容志诚表示，打造一颗真正的高性能CPU，有几个至关重要的因素，包括IP核的发射宽度，目前市面上的IP核多为3到4个发射宽度，预计到2027至2028年，行业将看到6个、8个甚至10个发射宽度的芯片。与此同时，性能指标转化能力以及软硬件深度协同的微架构设计，还有先进工艺节点、内存通道与良率保障都至关重要。
面对RISC未来十年的变化，容志诚给出了三点前瞻性预测。一是死磕核心IP，全面拥抱AI赋能。未来所有芯片企业都必须具备自研核心IP的能力。在做IP的过程中，要用到不同的Know-how，包括引入AI技术，将所有的应用和优化整合到整个设计流程中。
二是强化异构计算与动态调度，加速芯片迭代。未来的一颗大芯片内将包含多种不同架构的核心，如何实现动态创建与调度，例如存算一体等设计至关重要。在AI时代，要实现每年一次的芯片迭代，将整体设计周期（883436）压缩一半以上。三是攻坚先进制程、良率与软硬协同，重塑AI工具链。从流片到真正量产，中间需要经历12个月到15个月的软硬件适配，软件适配后能带来3到5倍的性能差异。
“未来，从购买现成IP向极短时间内的自动化IP集成转变将越来越难。过去千人团队做一颗芯片，未来借助AI工具，200人的团队或许就能完成全流程设计。未来十年，AI领域将迎来巨大的投资机会，这也是一个挑战。”容志诚表示。
