中国科学院微电子所突破 3D DRAM 技术：首次展示 4 层 3D 2T0C，数据保持 400 秒

　　 6月20日消息，中国科学院微电子研究所6月17日发布消息称，集成电路制造技术全国重点实验室团队联合北京超弦设备研究院，在基于IGZO(铟镓锌氧化物)的2T0C三维动态随机存取存储器(3D DRAM)研究方面取得新进展，并提出基于2T0C单元结构的单步高层三维集成方案，首次展示了四层3D2T0C结构。

　　相关成果论文《Highly stackable3D DRAM of Dual-gate IGZO2T0C with Record3bits/cell and400s Data Retention》已入选2026IEEE Symposium on VLSI Technology and Circuits(VLSI2026)。

　　▲ 图 1高分辨率TEM表征

　　随着人工智能和高性能计算应用持续发展，业界对高容量、高带宽存储器的需求不断提升。传统SRAM受限于6T单元结构，难以兼顾更高存储容量；片外DRAM又会因访问延迟增加而影响带宽表现。

　　研究团队介绍称，基于IGZO的2T0C架构可集成于逻辑芯片后道工艺之上，被认为是兼顾高容量和高带宽的一种技术路线。

　　不过，现有2T0C DRAM研究主要集中于平面架构和垂直4F架构，尚缺少能够实现单步多层堆叠的三维集成方案，限制了存储密度进一步提升。此次研究正是围绕这一问题展开。

　　▲ 图 2稳定多层器件性能、读取窗口增加、3比特存储

　　研究团队提出的新型3D DRAM同时采用垂直字线架构和双栅2T0C单元设计，在读取裕度、双栅读取控制稳定性以及制造成本等方面进行了优化。

　　其中，基于双栅结构的IGZO晶体管实现了较好的器件性能和稳定性。研究人员表示，所制备的3D2T0C单元兼具高速写入能力与长时间数据保持能力——数据保持时间达到400秒，并成功实现了3bits/cell存储，从而进一步提升了整体存储密度。

　　论文由中国科学院微电子研究所博士后廖福锡、北京超弦设备研究院研究员朱正勇担任第一作者，中国科学院微电子研究所研究员李泠、副研究员杨冠华，以及北京超弦设备研究院研究员赵超担任共同通讯作者。